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北航 - 電子實習 - 數字部分實驗報告 - 下載本文

Figure 4時序邏輯

(3) 練習題3:利用10MB的時鍾,設計一個單周期形狀的周期波形

設計思路:

對輸入時鍾進行計數,通過if語句進行判斷,若滿足判斷條件,則按要求改變輸出信號;如此循環往複,即可産生所需單周期形狀的周期波形;

運行結果:

Figure 5周期波形

(4) 練習題4:運用always塊設計一個8路數據選擇器

設計思路:

利用define宏定義預先定義,利于後期程序功能的擴充和調整;同時利用case語句判斷信號,並將相對應信號輸出,進而完成系統目標功能;

運行結果:

Figure 68路數據選擇器

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(5) 練習題5:設計一個帶控制端的邏輯運算電路

設計思路:

設計三個函數分別完成三個要求的計算,通過函數調用實現相應功能;設計的控制端爲同步控制端,需要通過時鍾信號從而進行檢測複位;

運行結果:

Figure 7邏輯運算電路

二、 必做實驗總結:

(1) 練習一:簡單組合邏輯設計

語法要點:

Assign語句構成的組合邏輯電路,若輸入a,b改變,則輸出equal;

利用assign equal=(a==b)?1:0語句,可同時完成判斷賦值功能,大大減少代碼量; 運行結果:

Figure 8組合邏輯設計

(2) 練習三:利用條件語句實現計數分頻時序電路

語法要點:

此程序主要練習了對輸入時鍾進行計數,判斷,從而實現分頻輸出;

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在實際應用中,可以通過該方式獲得不同占空比或頻率的信號供系統使用;

課本程序問題修改:

課本測試程序中未定義F10M_clk變量,故應將測試程序fdivision_TOP中出現的該變量改爲已定義的F10M;

運行結果:

Figure 9計數分頻時序電路

(3) 練習四:阻塞賦值與非阻塞賦值的區別

語法要點:

阻塞賦值呈現的是一種立即賦值的狀態,即同一個變量在前後語句中用到,語句間的順序會影響到輸出的結果;

非阻塞賦值對每一個塊中語句間的相對位置沒有要求,只在該塊語句全部運行完成後同一進行賦值;

運行結果:

Figure 10阻塞賦值與非阻塞賦值得區別

(4) 練習五:用always塊實現較複雜的組合邏輯電路

語法要點:

8

Always@實現了對若幹輸入信號的敏感,即只要有一個信號改變,輸出即改變; 通過case語句,實現了選擇性輸出,對不同功能進行綜合;

運行結果:

Figure 11 always塊組合邏輯電路

(5) 練習六:在verilog HDL中使用函數

語法要點:

函數最基本功能即實現計算,通過對不同函數定義,實現不同的計算功能;同時定義函數,可以利于在該模塊外對某函數功能的調用,增強了程序的通用性和功能性,同時可以使程序結構更加清晰,易讀易懂;

運行結果:

Figure 12使用函數

(6) 練習七:在verilog HDL中使用任務

語法要點:

相比函數,任務的調用功能更強大,可以實現運算並輸出多個結果的功能,同時任務並不返回計算值,只通過類似C語言中的形參和實參的數據交換,實現功能;任務的定義和調用可

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以只程序結構更明晰,功能更豐富;

程序中通過對比較順序的設計,實現了對4個數字,進行5次比較即可成功完成排序功能的目的;

運行結果:

Figure 13使用任務

(7) 練習八:利用有限狀態機進行時許邏輯設計

語法要點:

設計有限狀態機主要需要進行狀態分配,狀態編碼,然後利用case語句進行判斷,從而改變相應狀態,實現狀態轉移和輸出變換;

對涉及時鍾的一般時序邏輯,主要運用非阻塞(〈=)賦值完成功能;

課本程序問題修改:

在modelsim 10中,測試文件時鍾無法仿真,故只能保持與課本測試文件相同的思路,重新編寫測試文件,仿真結果如下,與課本完全一致;

運行結果:

Figure 14有限狀態機

三、 實驗總結及體會:

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